FPGA配置-在从串行模式超过3K CCLK低时间最大的危害

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描述

如果在从串行模式配置3K设备时，在某些周期上超过5微秒的最大Tccl（CCLK低时间）可能会遇到什么问题？

解决方案

一些配置控制逻辑是准静态的。在更高的温度下，该逻辑的寄存器内容可能丢失。

CCK的高电平之间的时间太长，导致相关的状态机陷入无效状态。

要从这个问题恢复，断电设备或循环完成和重置。