SyPrime:如何使用XCyCuxBufFype属性推断ViTeX的BuffgDLL单元?

描述

关键字:SypLeI化、XCyCopBuffFype、VerTEX、Verilog、VHDL

紧迫性:桑达德

一般描述:
如何使用VITEX推断BuffgDLL单元
XCyCcLogBufType属性?

首先在SypRyTy5.1.2中引入的ViTrx唯一属性
指定时钟端口使用BUFGDLL宏。

BUFGDLL是一种特殊用途的时钟延迟锁定环。
用于时钟偏移管理的缓冲器。它是作为用户提供的。
最常用配置的方便性
用于时钟歪斜管理的元件。它由一个iBFG组成。
后面跟着一个LKDLL,后面跟着一个BUFG。

注:用SypDigice 5.1.5 A测试

解决方案

S.SDC

PrimeApple & No.xCyClCuBufType {BUFGDLL}

/ Verilog

模块BUFGDLLYEX(D,CLK,RST,Q);
输入[1:0] d;
输入CLK/*合成xc*cCuxBufType =“BUFGDLL”*/;
输入RST;
输出[1:0] q;

Reg [1:0] q;

总是@(PaseLK CLK或PASEDEST RST)
如果(RST)
q& lt;=2'b0;
其他的
q=D;

终端模块

VHDL库IEEE;

图书馆IEEE;
使用IEEE.STDYLogiCy1164.ALL;
图书馆同步化;
使用SypIFIF.AtvestTo.ALL;

实体BUFGDLL EX1是
端口(d:在STdLogLogic向量中(1下降到0);
CLK,RST:在STDYLogic中;
问:出StdLogLogic向量(1下降到0);
CLK的属性XCI CyCuBufType:信号是“BUFGDLL”;
结束BUFGDLL EX1;

BuffgDLL EX1的体系结构Xilinx

开始

进程(RST,CLK)
开始
如果(RST=‘1’)
“00”;
然后,ELSIF RISIGIN EDGE(CLK)
q=D;
如果结束;
结束过程;

末端Xilinx;
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提问于 2018-07-28 21:53:34 +0800

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