SyPrime:如何防止使用SythNoAlayAt端口属性将输出端口分组到输出EDF网表中?

描述

关键词:SypLIPIVE、Verilog、VHDL、SynNoRealPosits

紧迫性:标准

一般描述:
如何防止在输出中将端口分组成数组
使用SynNoRayApple属性的EDF网表?

SynNoAlayAt端口属性指定了
设计单位应保留为标量,不分组为
合成过程中的阵列(总线)表示法。这应该被应用
到顶层实体或模块。

也见(锡林斯溶液2649)关于修改信息的探讨
EDIF生成的网表中的总线符号。

解决方案

VHDL语言
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图书馆同步化;IEEE;
使用SypIFIF.AtvestTo.ALL;
使用IEEE.STDYLogiCy1164.ALL;

实体顶部
端口(A,B:在STdLogLogic向量中(7下降到0);
CIN:在STDYLogic中;
求和:StdLogLogic向量(7下降到0);
输出:STDYLogic;
属性的SythNoAlrayPosits:实体是真的;

端部顶部;

Verilog
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模块顶部(A、B、CIN、SUM、COUT)
/*合成SynNoAlayPosits=1 */;

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提问于 2018-07-28 21:47:28 +0800

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