请问LATTICE FPGA 的Iddr时钟是否存在限制问题？

我们的设计是8组rgmii接口，独立的时钟关系，FPGA每组接收是沿对中间，发送是沿对沿，发送时钟不受此限制，可以低至3M，只有接收要求100M以上。

结果发现用LATTICE FPGA ECP5做不了。

请问Iddr时钟是否存在限制问题？

匿名

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1 回答

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yinhk
782 ●21 ●43 ●81

这些都不是内存条的ddr接口为何有这种限制？我们之前用altera和Xilinx没发现这种普通的iDDR,oddr接口需要pll资源的问题。为何lattice需要呢？

ii1397 ( 2017-10-22 13:19:11 +0800 )编辑

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已提问: 2017-10-22 12:46:19 +0800

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最后更新: Oct 22 '17

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