FPGA配置(400 0E/XL/XLA)-哪些引脚在清除/初始化过程中被驱动?(主并行)

描述

一般描述:

哪些配置引脚在XC400 0E/XL/XLA系列的上电、透明和初始化阶段中被主动驱动?

解决方案

当在主并行模式下配置FPGA设备时,地址线在加电后保持3态,直到init变高之后,模式引脚已被采样。这发生在配置过程中的清晰和初始化阶段之后。

注意,所有配置模式特定引脚(如CLK、RDY /繁忙等)在清晰和初始化阶段是3个陈述的。然而,一旦芯片达到阈值电压,HDC、LDC、DIN、IIT和DUT引脚将开始驱动。

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提问于 2018-07-28 21:38:48 +0800

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