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FPGA使用资源过多导致的时序问题一般怎么解决?

目前项目上资源基本上使用了大约70%,布线会出现比较拥挤的情况,这个时候时序就会出问题,像这种情况,一般怎么去解决,怎么去做时序约束?

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评论

好的,感谢!我试着改进优化一下逻辑。

重庆野猪骑士 头像重庆野猪骑士 ( 2022-07-09 10:12:59 +0800 )编辑