如何将一个LVPECL时钟源连接到一个格子SerDes参考时钟(这是一个CML输入)?

LVPECL(低电压,正射极耦合逻辑)具有约1.8V的共模。这只能通过添加AC耦合来消除时钟源的DC偏置而与LATICESC CML(共模逻辑)的1.2V偏置兼容。这可以在一个串联电容器或直流耦合电路板上完成。LVPECL比CML具有更高的摆幅,因此它需要一个电阻器终端网络来衰减电压摆幅。它通常由戴维南电阻分压器或电阻下拉和串联电阻组成。

具有这种能力的点阵器件是晶格层,LaTiCeCe2m或LaTiCeCeP3具有这种能力。欲了解更多信息,请参阅格子SDEDE-TN1114的电气推荐.

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提问于 2018-07-27 14:16:05 +0800

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