可以使用SERDES恢复clk(例如LatticeSC中的rxa_pclk或rxb_pclk或rx#_sclk)来驱动通用FPGA逻辑吗?

从输入线数据中提取SERDES恢复时钟(例如LatticeSC或LatticeECP3)。每个频道都有自己的恢复时钟。。即使在完全同步的系统中,它也不具有与系统参考时钟相同的质量。。通常,恢复的时钟用于捕获数据并将数据移交给FPGA端。。如果FPGA逻辑(如数据发生器(PRBS,计数器等)或控制逻辑)用于多个通道甚至多个四通道,则不建议使用一个通道中的一个恢复时钟来驱动这些通用数据逻辑。 。FPGA由于通用FPGA逻辑被多个通道共享和使用。。这取决于各种应用的要求,有一些方法可以改善恢复时钟质量,例如使用外部时钟清除器来重新调整恢复时钟。
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提问于 2018-07-27 14:15:53 +0800

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