在使用DDR SDRAM内存控制器IP时,如何修改内存CAS延迟值?

在通过IPExchange配置DDR1或DDR2 SDRAM内存控制器IP时,不能更改CAS延迟。

然而,一旦您从Micro SoeBuilder(MSB)生成具有DDR内存控制器IP外围设备的Mico32,则初始化CAS延迟的Verilog文件作为项目文件的一部分生成。您可以编辑此Verilog文件来修改CAS延迟。

\硬件\MSB\组件\WBXDDR $XYCTLYV$Y\RTL\Verilog谎言AWBXDDR $ XIN文件。
(X X取决于DDR1或DDR2是否被使用,Y $是指IP修订号)。

您可以修改WBXDDR $ XIN文件使用不同的CAS延迟(CL)值。

生成的文件应该有一行:

ADDR & lt;==UDLY’H31;//BL:2 CL:3

BIT6到BIT4根据JEDEC规范设置CL值。上面的默认值指定CAS延迟为3。

若要将CL更改为2,请编辑如下行:

AdD& lt;=uULY’H21;//BL:2 CL:2

在比特流生成后,CL值不能实时改变。

注意,通过MICO32/DDR内存控制器生成流重新运行将重新生成该文件并覆盖任何用户编辑…

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提问于 2018-07-27 14:14:24 +0800

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