一旦我将PLL分频器设置为特定频率，我可以更改输入频率并仍然实现锁定吗？

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是的，但有以下限制：对于给定的CLK输入频率，PLL VCO频率必须始终保持在fVCO可用频率范围内。

例如，使用LatticeXP2设备时，信息在 LatticeXP2系列数据手册 - DS1009 在第3-27页，指出使用参数fVCO指定可用的VCO频率范围：

PLL VCO频率= 435 MHz min，最大870 MHz

请注意，IPexpress PLL GUI指出：

VCO频率= CLKOP_frequency * CLKOP_divider_value

在本例中，假设原始PLL设计为所应用的参考CLK输入频率产生了所需的800 MHz VCO频率，现在您将参考CLK输入频率更改为1.5倍。

对于相同的PLL计数器分频器设置，这样做会使新的所需VCO频率为1200 MHz，这超出了XP2的可用VCO频率范围，因此PLL可能会失锁。

在这种情况下，如果您需要输入参考CLK频率覆盖1.5 X范围并且仍然能够使用相同的PLL计数器分频器设置锁定PLL，那么您将需要更改PLL分频器设置，以便应用CLK频率

永远不会强制VCO超过器件数据手册中fVCO参数给出的可用频率范围。

为了纠正这个问题（如果你的设计允许的话），你可以改变PLL分频器，以便在500MHz时降低初始VCO频率，这样第二个1.5倍的VCO频率将达到750MHz，现在两个VCO频率都将。在fVCO可用的VCO频率范围内。 。请注意，如果您确实更改了应用于PLL的输入时钟频率，则可能需要最多tLOCK（秒），PLL锁定时间，以在应用PLL复位和动态延迟调整后再次锁定到新的输入频率。