我可以使用可用的备用IO来帮助降低SSO噪声吗?

是。

但是,未编程的IO在电气上等效于输入,因此无助于降低SSO噪声。

如果您想使用备用IO来降低SSO噪声,可以将这些IO配置为输出,然后将它们连接到PCB上的存储区VCCIO或GND平面。

除了将这些引脚连接到PCB上之外,还要确保将IO驱动到与连接到它的VCCIO或GND平面相匹配的逻辑电平。

这样做有助于降低器件的VCCIO和GND电感和噪声。

然后,您可以使用ispLever或Lattice Diamond将IO设置为最大电流设置。

在HDL或原理图中,将IO配置为与PCB上的连接相同的输出电平(“1”或“0”)。

您的设备和电路板上的这些类型的连接越多越好 - VCCIO和GND的分布大致相等。

此外,在设备周围传播这些类型的连接。。最好将T / C IO对连接为VCCIO / GND平面连接,因为这有助于最小化电感。。在PCB上,确保这些IO使用过孔连接到bank的VCCIO和GND平面 - 避免长走线。 。为避免过多的IO电流,请确保器件输出端的电压电平与PCB连接相匹配。 。下面是一个简单的Verilog示例,它为VCCIO连接设置一个IO为高电平,为GND连接设置一个IO为低电平: 。// ------------------------------------------------ 。----------- //示例Verilog模块:A7设置为高电平,F16设置低模块顶部(A7_hi,F16_lo);输出A7_hi; 。// A7引脚作为outputoutput F16_lo; 。// F16引脚作为输出线A7_hi = 1'b1 / *合成syn_keep = 1 NOMERGE =“ON”* /;导线F16_lo = 1'b0 / *合成syn_keep = 1 NOMERGE =“ON”* /; endmodule // - 。-------------------------------------------------- 。------- 。上面线路上的注释文本确保合成和映射器不会优化这些信号/端口。 。然后,您可以使用Design Planner配置每个IO引脚编号以使用指定模块的端口信号名称来设置IO类型(例如,LVCMOS33用于存储区VCCIO = 3.3v),并设置IO的最大电流。。
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提问于 2018-07-27 14:09:09 +0800

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