我应该在并行总线上添加外部串联电阻以改善信号完整性吗?

情况:

设备正在驱动大量IO,这些IO在并行数据总线中在VCCIO和GND之间切换。

设计人员知道,如果信号走线太长会导致数据错误,那么对于未端接的总线,可能会出现反射。

设计人员正在考虑添加串联电阻以提供源端接,添加端接,或更改IO电流设置,压摆率或这些的任意组合。

什么是最好的解决方案?

解:

每个设计都有自己的最佳解决方案,该解决方案可以取决于设备的数量,它们之间的间距,设备的输出电流和转换设置,以及接收器的输入负载。

对于存在单个未端接接收器的情况,33欧姆串联源端接电阻(IO设置为12ma或更高)和FAST设置通常会在低SSO的情况下提供最佳信号性能,因为改善了源阻抗与典型值50匹配

欧姆PCB走线。

通过在12ma电流设置下运行IO,您还可以接近此级别的性能,而无需为短走线添加串联电阻。

如果没有外部串联电阻,可以在最高电流设置下看到严重的反射,PCB走线较长,没有端接。

对于沿PCB信号走线间隔有多个接收器的情况,增加的串联电阻可能或可能没有多大帮助,您可能需要转到更高的电流设置,和/或打开PCI钳位。

最初可能看起来像一个简单的设计工作,当你开始考虑IO电流设置,快/慢转换以及是否添加外部串联电阻,端接或甚至更换时,会很快变得更加复杂

将外部电路折叠成更大的FPGA,或将并行总线移至SERDES IO。

有很多选项可供选择,它们都取决于您的具体设计要求。 。为了帮助找到为并行数据总线设计提供合理信号完整性的最佳解决方案,建议在IBIS仿真器中设置IBIS模型和相关PCB走线,无论是否有外部系列,您都可以优化信号性能。在制造PCB之前的电阻器。 。IBIS仿真器将允许您快速更改IO类型,IO压摆设置,PCB走线长度,外部串联电阻值(如果有)以及PCB上器件的位置,以找到满足您设计要求的最佳解决方案。 。莱迪思在ispLEVER软件中提供设备IBIS模型库: 。{ispLEVER安装目录} \ cae_library \ ibis 。对于给定的IO,ispLever也可以直接输出特定的IO模型。。您也可以在此处下载莱迪思器件IBIS模型: 。http://www.latticesemi.com 。然后转到产品,选择设备,然后在页面右侧选择“下载”并从左侧选择IBIS MODELS。 。关于高速PCB设计考虑因素有进一步的讨论。。请关注格子网站链接: 。http://www.latticesemi.com/Search.aspx?&lcid=9&q=TN1033&t=330
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提问于 2018-07-27 14:09:02 +0800

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