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1.作为fpga工作时钟接pclk还是？单端输入最高时钟支持多少？差分输入最高支持多少？2.全局时钟的话哪些是定义的全局时钟？3.单端时钟输入是否AB都可以，有没有差异？4.PLL的输出时钟如果要从管脚输出去有什么要求？
匿名
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已提问: 2017-10-22 12:21:04 +0800
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最后更新: Oct 22 '17
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