如何最大限度地提高模拟LVDS数据速率?

如果出现以下情况,仿真LVDS将在器件FMAX_IO频率值附近具有最大数据速率:

IO是互补的LVCMOS输出(或具有低时序偏差)
IO有类似的上升和下降时间
模拟LVDS输出电阻网络物理放置在器件输出IO引脚旁边
来自电阻网络的PCB走线是差分耦合的,每侧50欧姆
信号走线位于器件和LVDS接收器之间的固态GND平面上
输出IO设置为快速摆动设置
您可以最大限度地减少设备和接收器之间的PCB走线长度,连接器和电缆
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提问于 2018-07-27 14:08:11 +0800

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