为什么PAC-Designer不显示PLL旁路模式的频率?

PAC-Designer是一种工具,用于配置莱迪思混合信号器件的可编程功能,这些器件被编程到非易失性EECMOS存储器中。因此,PAC-Designer不支持严格依赖引脚的器件功能,如PLL旁路。 ispClock5600A数据手册介绍了PLL_BYPASS引脚在第20页或附近的高电平时器件的行为。

部分。

ispClock5600A系列数据手册 - DS1019 。基本上参考输入传递给V分频器,V分频器设置是显示值的一半。。因此,对于V分频器设置为2的100 MHz输入会产生100 MHz的输出。
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提问于 2018-07-27 14:06:47 +0800

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