如果在LOCK信号变为高电平/有效之后PLL失锁,LOCK信号是否变为低电平表示PLL已失锁?

Lattice FPGA LatticeECP2,LatticeECP2M,LatticeECP3,LatticeSC都具有PLL模块。

PLL模块具有锁定PLL信号的锁定信号。

对于某些应用,当PLL解锁时,用户可以将此LOCK信号用作标志或控制信号。

但是,如果用户使用此信号进行控制或状态机输入,则应谨慎使用此状态信号。

在操作期间,如果输入时钟或PLL的反馈信号变为无效,PLL将失锁。

但是,当输入时钟完全停止时,LOCK输出将保持其最后一个状态,这可能是一个高信号,因为它是由该时钟在内部注册的。。建议置位PLL RST以将PLL重新同步到参考时钟。 。LOCK信号可用于FPGA路由以实现RST的生成。 。请参阅应用说明的详细信息: 。LatticeECP2 / M sysCLOCK PLL / DLL设计和使用指南 - TN1103
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提问于 2018-07-27 14:05:27 +0800

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