我应该将外部时钟源连接到PCLK引脚或器件的PLL_T引脚吗?

如果您不使用PLL或不知道您是否将使用PLL,那么我建议您将外部时钟连接到PCLK引脚。
如有必要,它仍然可以通过软件路由到PLL。
PCLK引脚提供最短路径,因此延迟时钟信号到达FPGA中的主时钟布线资源。这就是为什么这是用于主时钟的首选引脚。 。与使用PLL_T(首选)或PLL_C引脚相比,PCLK引脚具有更长的路径,因此到达PLL的延迟更大。。但是,如果它成为您设计的问题,您可以使用PLL相移功能来补偿这种更大的延迟。。通常,增加的延迟对于PLL信号而言不如对于主时钟信号重要。
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提问于 2018-07-27 13:59:52 +0800

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