我的顶级设计和测试平台是VHDL,但我的一些较低级别的模块是Verilog。如何与Aldec进行混合语言模拟?

对于Aldec的Active-HDL,莱迪思为Verilog和VHDL提供了预编译库。

所有以名称“ovi_”开头的库都是预编译的Verilog库,而没有“ovi_”的库是等效的预编译VHDL库。。例如,“ovi_ecp3”用于LatticeECP3 Verilog库,“ecp3”用于LatticeECP3 VHDL库。。对于混合语言模拟,我们建议用户在vsim命令中添加“-L ovi_ecp2m”和“-L ecp2m”。。如果不这样做,用户可能会遇到有关“未解析的分层引用”的错误。
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提问于 2018-07-27 13:59:36 +0800

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