我可以在同一个项目中组合ABEL和HDL源代码吗?

除了原理图和ABEL,Verilog或VHDL项目类型之外,莱迪思开发工具还支持原理图和Verilog,或原理图和VHDL或EDIF项目类型。没有直接的方法将ABEL源代码和HDL源代码组合到一个项目中。。如果设计的一部分存在于ABEL中,而另一部分存在于Verilog或VHDL中,则需要为ABEL设计或HDL设计生成内部网表文件。。内部网表(CPLD设备的.bl1文件或FPGA设备的.ngo文件)在安装设计时或设计成功合成和生成时生成。。在生成ngo文件期间,必须在合成期间打开“禁用IO插入”。。生成后,网表文件可以移动到最终项目的目录中,并在设计流程中由顶层设计调用。。网表文件是语言中立的,可以在HDL项目或ABEL项目中使用。
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提问于 2018-07-27 13:55:03 +0800

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