为什么生成的VHDL代码不包含任何端口\ t对于csi2 \ / dsi d-phy接收器IP?

CSI2 \ / DSI D-Phy是子模块IP。这仅为vhdl提供了实例化模板,因为预计它将用于更大的设计中。。此外,生成此IP是在Verilog中完成的。
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提问于 2018-07-27 13:52:54 +0800

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