LATTICE FPGA的DDR3 IP core 可不可以使用93.75M时钟?
请问DDR的ip core中,有个接口时钟频率的选项,可选的时钟范围为100~400MHZ,但是我实际的接口时钟并没有那么高,只有93.75M,这种情况会不会影响DDR ip core的使用?换个角度说,如果接口时钟达不到DDR ip core要求的时钟,该如何处理?
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已提问: 2017-10-22 11:14:59 +0800
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最后更新: Oct 22 '17
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