0

LATTICE FPGA的DDR3 IP core 可不可以使用93.75M时钟?

请问DDR的ip core中,有个接口时钟频率的选项,可选的时钟范围为100~400MHZ,但是我实际的接口时钟并没有那么高,只有93.75M,这种情况会不会影响DDR ip core的使用?换个角度说,如果接口时钟达不到DDR ip core要求的时钟,该如何处理?

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除
匿名用户

匿名

想向站长提问,微信扫码立刻加入! shawn的FPGA圈.png
2
  答案登陆可见 做站不容易,小伙伴支持一下我们吧!
编辑 标为违禁 删除 链接 更多选项...
wuzhihua2 头像
登录/注册后进行回答