怎样在 CrossLink/LIFMD器件中使用Reveal调试设计?

交联/LIFMD设备家族不提供硬JTAG块。因此,使用JTAG调试器逻辑实现JTAG支持,GPIO引脚将用于四个JTAG引脚(JTAGYTTCK、JTAGETDI、JTAGYTMS和JTAGIGTDO)。

使用Soft JTAG Debugger时将使用以下建议:

  • 创建/打开晶格钻石项目。
  • 通过显示插入器创建/配置显示到您的设计。
    • 增加显示的步骤对于交联也是一样的揭示用户指南但是需要手动指定JTAG管脚。
    • 要创建一个新的显示Inserter,点击显示插入器的图标或转到工具菜单选择显示插入器.
    • 配置显示插入器
    • 在显示插入器中添加跟踪框中要跟踪的信号。
    • 指定采样时钟
      sample clock
  • 设置Trigger Unit
  • 设置触发器表达式
    Trigger Expression
  • 拯救Inserter:
    Reveal Inserter
  • 将插入插入器添加到钻石项目中。
    Add/Insert the Reveal Inserter
  • 当插入到设计中时,工具将自动添加软JTAG逻辑。
    • 需要手动指定这些引脚
    • 点击OK按钮继续
      OK button
    \
  • 确保显示插入器是活动的。
    • 如果插入器是活动的,则显示插入文件的名称将以粗体突出显示,否则右击“显示插入文件”并选择“设置为活动调试文件在设计中插入展示
      Active Debug File
  • 贯穿合成和映射。
  • 打开电子表格视图-您将注意到带有JTAG命名的新IO -将这些引脚分配给GPIO。同样可以通过LPF文件来完成。
  • 在同一银行上定位PIJTAYTTCK、JTAGETDI、JTAGYTMS和JTAGYTTDO,并留下用于DR、MIPI或LVDS使用的BANK-1/BANG-2。
  • 将JTAGYTTCK引脚定位到PCLK或GRL PCLK,以避免使用一般路由,因为时钟一般路由可能违反CLK 1-PLC规则。对于定位偏好的例子:定位COMP“JTAGYTTCK”站点“F2”
  • 设置频率偏好如下:
    频率端口“JTAGYTTCK”6兆赫;
  • 确保用于显示的引脚没有连接到其他电路以避免争用。
    Spreadsheet View
  • 如果显示无效,JTAG引脚将被删除。
  • 继续设计流程并生成比特流。
  • FPGA编程
    • 显示分析器需要在设备上运行显示插入器的设计。
    • 打开程序设计器并对设备进行编程。
    • 如果扫描后得到MaCHO3LF,则使用另一个端口。
      other port
    • 在输出窗口中可以看到程序员的状态,如下所示
      Output window
  • 连接USB电缆。(2A和2B电缆都可以工作。)
    • 根据板上的引脚分配,连接UBN-2A/2B电缆的TCK、TDI、TDO和TMS线。
    • 还连接电缆的GND和VCC到设备的接地引脚和银行VCCIO引脚。
      注意:如果您以前运行菱形程序员来配置交叉链接,您可能需要打开Windows任务管理器并结束CabelSelv.EXE进程以允许显露分析器访问USB电缆。
  • 起动显示分析仪
    • 要创建一个新的显示分析器,点击显示分析器的图标
    • 工具菜单与选择显示分析器
    • 然后提供文件名检测USB端口扫描调试设备并浏览RVL源(*.RVL文件)
      RVL source
  • 运行显示分析仪
    • 显示分析器应该如下所示。
    • 点击按钮运行分析器。
      Reveal play button
    • 显示分析器首先配置为正确触发条件选择的核,然后等待触发条件发生。
    • 当显示分析器运行且没有触发条件时,显示分析器将处于运行状态,如下所示
    • 运行按钮变为停止按钮
      The Run button changes into the Stop button
    • 如果满足触发条件,分析器将显示捕获的数据,如下所示。
      Analyzer will show the captured data

欲了解更多信息,请参阅揭示用户指南从格子菱形工具的起始页开始。

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-27 13:48:11 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它