DDR3 PHY IP提供的最大带宽是多少?

DDR3 PHY IP核在最佳情况下最多可提供95%~98%的最大带宽。

在最坏的情况下,它可以被限制在最大带宽的20%~25%。导致这种广泛的效率变化的因素是DDR3 PHY函数之外的因素。两个主要因素是:

  • 存储器控制器设计:为了利用接近最大带宽,控制器应该支持命令突发,以便在突发期间不停止传输,长的连续突发接入(BL8*N)是可能的。如果控制器被强制执行存储器刷新,则将有10%~15%的带宽惩罚。一些应用程序不需要刷新,因此控制器应该具有刷新禁用功能,以最大限度地保持这样的应用程序的带宽。
  • 内存访问模式:如果DDR3内存被随机地址访问,情况就会变得更糟。如果仅仅是随机的(最坏情况),总线效率可以下降到几乎20%。这是由于一个众所周知的JEDEC协议。如果访问是完全顺序的,则实际带宽要好得多(大约70%~98%),这取决于命令突发大小(更长的突发提供更好的带宽),以及是否使用刷新(如果没有刷新,则没有惩罚)。注意,格子DDR3内存控制器IP核也应该能够提供超过90%的利用率。它具有多达32个命令突发(BL8*16比特*32突发= 4KBIT每次读取或写入命令的连续传输),具有刷新禁用功能。
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提问于 2018-07-27 13:47:46 +0800

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