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Quartus-VHDL-Cyclone IV,如何实现信号锁存?

现在我想驱动一个D锁存器,使能端为EA,输入端为NUM,输出为Q,
为了实现将NUM输入的数据锁存在D触发器里,应该配置EA在NUM下降沿之前自动跳变为0,应该如何写?
我的第一个思路是使用XLAT配合计数器进行延时,EA初值为1,过两个XLAT周期降为0
第二个思路是检测NUM是否有值,如果NUM输入有值,立刻令EA跳变为0
这两种编程都实际测试,发现有冲突无法确定输出。论坛上传图片也报错(佛了),代码太长,因此简述一下问题希望各位大佬能指点一二。
谢谢!

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买本书看看,关于FPGA的设计你还没有入门,不能按写C代码的套路来。

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popomao 头像

评论

老哥好,我后来回去仔细想了一下,其实我的问题应该是:在VHDL中如何按照指定操作顺序对不同的端口进行赋值?FPGA课程上得还凑合于是整了个FPGA的题目作为毕设,现在就是遇到了这个“顺序赋值”的问题,查了一些资料,一般都说在一个Process内其实操作都是并行的,因为“VHDL是对于硬件电路的描述而非执行”,但是如果我一定要实现按照时序进行赋值应该如何做呢?非常感谢!

FHX_M 头像FHX_M ( 2022-02-22 15:21:02 +0800 )编辑