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XILINX FPGA ila timing loop错误

板子的分模块,再加上ila检测程序时,就显示timing loop.把ila程序注释掉,程序就正常

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fzw 头像
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那说明路径中有的逻辑循环,这个是要完全消除的。

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shawn 头像

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但是我在schematic中并没有发现电路中有循环,请问像这样的问题正常从哪方面去入手查找问题根本

fzw 头像fzw ( 2022-02-21 13:09:20 +0800 )编辑

常规思路,逐个按模块去查,

popomao 头像popomao ( 2022-02-22 13:27:37 +0800 )编辑
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已提问: 2022-02-17 17:57:01 +0800

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最后更新: Feb 19

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