分享一个最NB的GVIM verilog 插件,撸起fpga代码来让你事半功倍

让你从verilog那些机械式的繁锁的语法中解脱出来,再也不会出现例化时连几百个IO口连错的情况了。
当然要从根本上解决问题,还是建议你换一门语言。

automatic-verilog.rar

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