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FPGA vivado实现后的功能不符合预期 [已关闭]

你好:

我自己做了一个小模块,来实现检测输入信号的上升沿的功能。VCS和vivado synthesis post timing仿真运行都符合预期,但是生成的bit文件下载到fpga则不对。fpga平台是avnet的ultra96,使用的是zynq ultrascale芯片。verilog代码如下:

`timescale 1ns/10ps

module find_risedge(input data, output data_r);

reg data_r = 1’b0;

always @(posedge data or posedge data_r) begin

if(data_r)

data_r <= #32 0;

else if (data)

data_r <= 1;

end

endmodule

//调用module的代码如下:
find_risedge uut_clk_risedge(clk_13p56m, clk_13p56m_re);
find_risedge uut_data_risedge(data_rx_change, data_rx_change_re);

关闭以下原因 完全重复的问题 通过 popomao
关闭日期 2021-10-15 21:12:06

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xinlinx论坛帖子地址:https://support.xilinx.com/s/question/0D52E00006ljQwNSAU/fpga-vivado%E5%AE%9E%E7%8E%B0%E5%90%8E%E7%9A%84%E5%8A%9F%E8%83%BD%E4%B8%8D%E7%AC%A6%E5%90%88%E9%A2%84%E6%9C%9F?language=zh_CN

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评论

这边发帖不好贴图片,xilinx论坛上我之前已经发了一个贴了

chummyhe 头像chummyhe ( 2021-10-14 11:32:35 +0800 )编辑