一文读懂高速互联的阻抗及反射 上中下 汇总

一文读懂高速互联的阻抗及反射(上)

何为电阻

在中学时代,我们就接触了电子学中最简单,也是最基础的电学元件:电阻。根据材料的导电性不同,我们可以把材料分为超导体、导体、半导体、绝缘体,其分类的依据,就是不同材料的电阻率。除了难以获得的超导体,其他几种材料在实际中都有广泛的用途。电阻(R)在电学特性上表现为对通过电路中的电流的阻碍作用。并满足欧姆定律:

何为阻抗

如果把研究的兴趣从直流电路扩展到交流电路,那么,会有另外两个特别重要的元件也出现在我们的视野里,电容和电感。这两个元件的特性相对来讲就比电阻要更复杂,当然,也更有趣。那么如何表征电容和电感对电路中流过的电流的影响呢?我们用电抗(X)来表示。电容的电抗叫做容抗,表示为:

类似的,电感的电抗叫做感抗,表示为:

从如上两个公式可以得知,容抗和感抗是跟加在电容和电感上的信号的频率有关的。频率越高,容抗越小,而感抗越大。对于直流电路,电容的容抗为无穷大,相当于开路状态;而对于电感,其感抗为 0,相当于短路状态。

在实际的电路中,通常电阻、电容和电感都是同时存在的,就像“桃园三结义”的三兄弟一样,难舍难分。当然也正是因为这“三兄弟”的同时出现,才导致了实际电路问题的复杂性。针对这种情况,又需要怎么表示呢?这里我们就需要引入阻抗(Z)的概念了。通常,阻抗(Z)表示了电路中电阻(R)、容抗和感抗(X)三者的共同作用。数学上可以表示为:

我们注意看上式,第一个等号是阻抗的定义式,等式说明在存在电抗的电路中,依然满足基本的欧姆定律,只要将电阻和电抗的作用一起考虑进来即可,对于施加某一电压的电路,阻抗越高,流经电路的电流越小。同时也需要理解,阻抗的定义,适用于所有场合,无论在时域还是频域,也不管是测量的实际元件,还是计算使用的理想元件。阻抗对我们理解以后的问题非常重要,必须深刻理解并掌握。通常最容易出现混淆的一点是认为阻抗就是电阻,其实通过上式可知,只有阻值为 R 的理想电阻的阻抗才满足 Z=R。

何为特性阻抗

依据电路的工作频率,通常我们会将电路分为集总参数电路和分布参数电路。集总参数电路是指电路的元件就是一个个的实体元件,除此之外,再无额外的器件,比如电路中的一个 1KOhm 电阻,就是指此电路中的某个电阻器的值为 1KOhm 的。在高频情况下,在我们关注的几何尺度上,电路中电压和电流的分布不再与空间位置无关,此时适用于集总参数的电路理论将不能适用于较长的导线上。此时,参考数学上极限的思路,我们可以把长导线分割成较短的导线段,这些线段足够小,以满足集总参数的分析要求,这些线段包含了传输线的损耗、电感、电容等所有电气参数,从而又可以采用经典的集总参数模型来分析电路了。这种手段所分析的电路参数,除了实体的电阻、电容和电感,还存在额外的,看不见的元件,就像是分布于电路所在的整个空间里一个个“隐形的元件”,于是形象的称呼为分布参数电路。注意,这种手段分析电路时所采用的参数,包括 R、L、C、G,都是单位长度的值,也就是下图示意的 部分的值。模型可以用下图所示的方式表示:图片

特性阻抗 (characteristic impedance)用来表征这些看不见的元件对电路的作用。由于传输线上电压电流的的空间分布特性,我们可以从电压波和电流波的角度去理解传输线的行为。电压和电流通常通过阻抗联系起来,根据传输线理论及其等效电路模型,结合电路的基尔霍夫电压、电流定律,可以推导出传输线的特性阻抗的表达式:

通过上式需要认识到, 不是前文所描述的常规意义上的阻抗,它的定义,是基于正向和反向行进的电压波和电流波的,或者可以说,特性阻抗就是信号在传输线上行进到某一处感受到的瞬时阻抗。这种定义和基于总电压和总电流概念所定义的常规电路的阻抗完全不同,注意与集总参数电路中概念的区分。

无损传输线

一般情况下,上式定义的阻抗是一个复数量,并且考虑可传输线的损耗,因为实际情况下传输线总是有损的。然而,对于较短的传输线,这时可以忽略传输线的损耗,也即意味着上式中 R=0,G=0,此时特性阻抗的表达式就可以简化为:

通过这里可以看出,电压波和电流波的比值(即特性阻抗)是一个常数,此常数与传输线的工作频率无关,而只取决于传输线本身单位长度的分布电容和分布电感,也即只取决于传输线本身的结构。信号在传输线上传播,也具有一定的时延,对于无损传输线,时延可以通过下面的公式来表示:

和 分别代表单位长度的电容和回路电感。公式中 是信号在传输线中的相速度,可见相速度是传输线的特征参数的函数,而与信号的频率无关,也就是说信号中任意频率分量的信号具有相同的相速度,我们把这个特性叫做无色散。然而实际情况一般都需要考虑介质带来的频率相关性,也就是色散特性,色散会导致信号的畸变。

我们再来深入分析一下信号的相速度 。实际上,根据电磁波理论,电场和磁场的建立速度的快慢,决定了信号的传播速度,而变化的电磁场的建立速度,取决于一些常数和材料本身的特性,这个关系可以采用下式来表示:

其中,,是真空中的介电常数,,是真空中的磁导率, 和 分别是材料的相对介电常数和相对磁导率。带入常数,可以求得

在常用的电学材料中,除了铁磁性材料,几乎所有的材料的相对磁导率 都大约为 1,上式还可以进一步简化为 。这是非常有用的一个公式,比如通常 FR4 材料的相对介电常数为 4,那么也就是说信号在 FR4 板材上的传播速度为 6in/ns,或者说每英寸传输线上,信号的传播延迟为 166ps。记住这个数字,你会经常用到。

PCB 上的传输线的特性阻抗
讲完电阻、阻抗、以及特性阻抗的概念,那么对 PCB 上的传输线的特性阻抗的理解就相对容易得多了。PCB 是电子产品中电子元件的载体,也是最重要的电路互联形式。高速信号通过 PCB 上的传输线进行互联时,会是什么情况呢?很显然,上面讲到的特性阻抗概念里的公式,依然是适用的,也就是说,PCB 的特性阻抗决定了高速信号在 PCB 上传输时的表现。那么怎么计算 PCB 上的传输线的特性阻抗呢?一般说来有如下三种手段:

经验法则

近似解析解
二维场求解器
不过遗憾的是,只有同轴线,双圆杆传输线,圆杆-平面型传输线具有确切的求解公式,其他类型的传输线都很难通过确切的解析解来求得。对于常用的微带线和带状线,IPC 具有推荐的近似求解公式。对于微带线的特性阻抗公式为:

对于带状线的特性阻抗公式为:

其中, 为传输线的特性阻抗(),h 为传输线与参考平面间的介质厚度(mil),w 为传输线的线宽(mil),b 表示两参考平面间的距离(mil),t 表示传输线金属层的厚度(mil), 为介质的介电常数。

上面的公式,纵然可以比较精确的近似估算 PCB 的走线阻抗,但是计算还是略显复杂,理解公式的意义,可以有助于我们更清楚的知道哪些因素会影响 PCB 特性阻抗,一般来讲可能这个意义更大于实际计算的意义。目前有众多的 EDA 软件都具备了阻抗计算的能力,三大 PCB EDA 工具自不用说,都具备这个能力。但是要说对各种类型传输线计算支持最全面,易用性最好,计算结果最准确的,莫过于英国 Polar 公司的 Polar Si9000 场求解器软件。打开软件后的默认界面如下图所示:图片

通过软件菜单栏下面的按钮和左侧窗口示意图区域的图标,可以选择不同类型的传输线模型,窗口的中上部区域,用于输入对应模型的参数,相关参数的示意也已经标注在参考模型的示意图上。填入对应参数,通过点击红圈按钮内的 calculate 按钮,就可以计算出相应的阻抗数据。通过点击 more 按钮,还可以查看传输线单位长度的时延、电容量、电感量参数。此外还包括了传输线的频域分布参数计算,灵敏度分析等众多功能。怎么样,是不是很溜,相信有了这个工具,传输线阻抗计算再也不是难事了。

PCB 板厂一般在制作需要做阻抗控制的 PCB 时,都会先使用软件来计算设计参数,然后根据设计参数来加工样品,由于工艺误差和材料的参数的分布特性,通常计算得到的数值会比较理想,板厂会在实际生产前通过打样 PCB 阻抗条的方式做验证,通过实际测量,来确定设计参数是否需要调整。

由于篇幅所限,本文将分上下两篇推送,此为上篇。关于传输线的阻抗的内容就先写到这里,有关阻抗和信号反射的关系的部分将在后续文章中继续阐述。下篇主要内容包括:

何为信号反射,为什么如此重要
反射的发生机理
反射的危害
如何减小反射
敬请期待!

参考文献:射频电路设计——理论与应用(第二版)

一文读懂高速互联的阻抗及反射(中)

勘误:

上篇中:电感的电抗叫做感抗,表示为:

上述公式应该改为:

往期文章:

一文读懂高速互联的阻抗及反射(上)

上篇主要讲述了阻抗及特性阻抗的含义,以及如何设计、计算PCB上的传输线,来实现阻抗控制。稍有经验的朋友都知道,PCB上的互联阻抗设计不合理,会导致信号的反射。可是,为什么要如此关注信号的反射,信号的反射是如何发生的,信号反射有怎样的表现,以及如何减小不必要的信号反射?这些问题恐怕不是都能清楚的回答。本文将试图解答以上这些经常被提到的问题。

为什么要关注信号的反射
在高速电路设计中,我们通过各种手段来优化传输线设计,使信号能够以最小失真的方式从源端走到末端。倘若传输线设计不够合理,那么信号在坑坑洼洼的传输线上便走的不是很舒服,情况稍严重点,会导致信号走的磕磕绊绊,摔得鼻青脸肿;更严重的,可能导致信号面目全非,最后连他妈都不认得。这个时候,可想而知,你的电路肯定也歇菜了。以上就是为什么要关注信号反射的最重要原因——让信号平平安安的传到目的地。而让信号摔得鼻青脸肿、面目全非的最重要原因之一(其他原因还包括噪声、串扰、抖动、SSN、衰减等)就是信号的反射,产生反射的根本原因就是阻抗不连续。

我们知道数字电路在工作时会有一个有效电平,只有超过或低于某一数值的电平才会被判定为有效电平,数字电路才能产生正确的动作,通常在器件的规格书中都会明确标注,如下图所示:

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ViH-ViL示意图
但是如果信号在传输中存在反射,那么入射信号和反射信号的叠加就可能造成信号的过冲和回沟。过冲和回沟太大都可能导致信号的误动作,使电路逻辑功能出错。另外,太大的过冲还可能导致芯片的损坏。如果信号在传输线上不加约束的进行了多次反射,那么这时候就会形成振铃现象,振铃可能对眼图和EMI都会产生一定的负面作用。

信号反射有怎样的表现
信号发生反射时最直接的表现就是信号波形的失真,具体表现包括:掉沟(单调性),台阶,过充,振铃,眼图闭合,时序裕量不足等情况。下面的资料图片分别示意了这些情况:

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信号回沟,某些情况下表现为台阶

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过冲及振铃

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眼图变差

像上图这样的眼图报告,我想,这个信号在传输线上走的一定很辛苦,即使很努力也已经睁不开眼了。

信号为什么会发生反射
其实要回答这个问题,一句话就够了:是由于互联的阻抗不连续,或者说是由于互联的阻抗突变。但这是多数人知道且只知道的一句话。如果深究一下,为什么阻抗突变就会发生反射呢?这就需要更深入的来分析信号在传输线上的传输机理了。

信号沿传输线传播时,其路径上的每一步,都有相应的瞬时阻抗,如果互联的阻抗时可控的,那么瞬时阻抗就等于传输线的特性阻抗,无论什么原因导致的瞬时阻抗的突变,都将导致信号部分信号沿着与原传播方向相反的方向反射回去,而另一部分将继续向前传播,但幅度会有所改变。反射信号的量由阻抗突变的量来决定。

考虑下图所示的传输线,其中:突变前的阻抗为,突变后的阻抗为;定义入射电压为,出射电压为,反射电压为,

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ViH-ViL示意图
在阻抗突变的分界面处的极小区域内,可以采用集总参数模型来分析。根据基尔霍夫电压定律可知,分界面两侧区域的电压必须是连续的,公式表示就是:

同样的,根据基尔霍夫电流定律,分界面两侧区域的电流也必须是连续的,定义入射电流为,出射电流为,反射电流由于是反向的,定义为,则:

假如在分界面处没有产生反射电压(=0, =0),同时还要保证上述两个公式成立。那么就有,且,根据欧姆定律,下式也必须成立:

当分界面处的阻抗不连续时(),上述公式绝不可能同时成立,这就产生了矛盾。

在分界面处,为了使整个系统处于协调稳定的状态,系统必须产生一个返回源端的反射电压,反射电压的唯一作用就是吸收入射信号和传输信号之间不匹配的电压和电流,就是这么神奇,因为反射电压的存在,整个世界变得如此祥和而太平。

反射系数的定义
根据欧姆定律,考虑分界面两侧的情况,每个区域中的阻抗等于该区域中电压与电流之比,即:


将以上阻抗的表达式代入电流连续性公式中,可得:

结合电压的连续性公式,,替换右边的分子可得:

对上式做展开及合并,可得:

也即:

上式推导出了反射电压与入射电压的比,我们定义该参量为反射系数,用来表示,至此,我们终于可以定量表达到底发生了多少电压反射了。

用同样的方式,还可以根据电压电流连续性公式和两侧的阻抗公式,推导出传输系数,公式如下:

显然,对于某一阻抗突变边界处,有:。

通过以上的推导过程以及反射系数的公式,我们终于明白了阻抗与反射的关系,可以看到,阻抗的突变量直接决定了反射量的大小,这也是我们做设计时,千方百计减小互联阻抗突变的目的。只有实现了传输线阻抗的连续恒定,才能实现信号的最小反射传输, 才能减小由于反射导致的信号失真,这时也可以看作是最大信噪比传输。

有两种特殊情况,可以在这里根据反射系数公式做个初步分析。若传输线的终端开路,则相当于公式中,即:

反射系数为1,说明所有入射电压全部被反射,且反射电压的幅度和极性与入射电压相同,这时末端电压为入射电压与反射电压的叠加,幅度是入射电压的2倍。

若传输线的终端短路,则,即:

反射系数为-1,说明所有入射电压全部被反射,但反射电压的极性与入射电压相反,这时末端电压叠加的结果为0。

信号反射实例分析
有没有一种手段,可以直观的表现出由于阻抗突变导致的反射对信号的影响呢?当然有,最为直接的方式就是采用TDR(时域反射计,是一种能够产生快速上升沿(数十ps)信号,同时能够高速测量其输出端内部点电压的设备)来测量互联上某一位置的反射电压波形。还有一种方法就是通过仿真的手段来模拟传输线上的行为。我们采用Pspice建立如下的理想传输线仿真电路,为了反射更加明显,我们设置信号源内阻为10 ,且传输线的末端为开路状态,并在传输线的近端和远端放置电压探针,来观察传输线近端和远端的电压波形。

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Pspice传输线仿真线路图
Pspice采用时域瞬态仿真模式,仿真设置如下:

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Pspice传输线仿真线设置
瞬态仿真的结果见下图:

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Pspice传输线仿真结果
我们假设自己可以跟着信号在传输线上走一遭,来亲自体会一下信号在传输线上所经历的“坎坷”。通过仔细分析上图波形的形成过程,就可以清楚的看到信号反射是如何在传输线上进行的。

信号源被设置为上升时间为50ps,信号幅度为1V的脉冲信号。传输线的特性阻抗为50 ,时延为1nS(你是否知道这相当于FR4板材上多长的传输线呢?)。

时间从t=0nS时刻开始,左边探针处的电压在50ps时从0V升到833.33mV,为什么是这个值呢?是因为信号源内阻与传输线特性阻抗的分压导致的。。

在t=1nS时,右边探针探测到了1.667V的电压。这是由于信号经过1nS后到达传输线末端,然而末端开路,信号发生了全反射,反射电压(0.833V)与入射电压(0.833V)叠加,产生了1.667V的末端电压。

在t=2ns时刻,0.833V的反射电压回到左边探针,探针处的阻抗从50Ω变为10Ω,发生负反射系数的反射,此时从右边反射回来的0.833V信号,对于左边探测点来说相当于入射电压,左边探测点处的反射系数为:(10-50)/(10+50)= -2/3,所以左探测点处反射电压为0.833Vx(-2/3)=-0.556V。左探测点测量的电压同样是原本电压、入射电压和反射电压的叠加,即(0.833+0.833-0.556)V=1.11V,因此可以看到左探测点的电压在2nS时变为1.11V。

-0.556V的反射电压向右探测点传输,在t=3nS时刻到达右探测点,再次发生全反射,反射电压也是-0.556V。此时右探测点测量电压为(原本+入射+反射)=(1.667-0.556-0.556)V=0.556V。如图,红线在t=3nS时变为0.556V。

从右探测点反射回的-0.556V电压在t=4nS时将到达左探测点,在这里再次发生反射系数为-2/3的负反射,反射电压为0.371V。此时左探测点测量电压为(1.11-0.556+0.371)V=0.925V。也即上图绿线在t=4nS时刻变为0.925V。

左探测点的0.371V的反射电压在t=5nS时到达右探测点,再次发生全反射,反射电压也是0.371V。此时右探测点的测量电压为(0.556+0.371+0.371)V=1.298V。如图,红线在t=5nS时变为1.298V。

如此往复以上的推演过程,就可以完整复现信号的反射过程。通过观察图中的红线和绿线,会发现近端和远端的电压都有上下波动的现象,这也就是我们常说的振铃,可见,振铃的确是在信号的多次反射中形成的。

想象一下,或者观察反射图也可以得出,由于左探测点的反射系数的绝对值小于1,随着反射次数的增加,这个累乘的结果会越来越小,反射电压的绝对值也会越来越小,其最终将趋于0。对于阶跃信号,最后,近端和远端的电压都将趋于稳定的1V。

如何做的更好
通常来讲,反射都是电路设计时不希望看到的。那么,了解了反射与传输线的关系,以及反射是如何在具有阻抗突变的传输线上发生的之后,我们该如何在设计中减小信号的反射呢?这就需要了解阻抗匹配的相关知识。限于篇幅,阻抗匹配相关的话题将在下篇中详细论述。

下篇的主要内容包括:

阻抗匹配的基本原理
阻抗匹配的方式(串联端接、并联端接、戴维南端接)
拓扑及布局优化(桩线与分支)
参考文献:信号完整新与电源完整性分析(第二版)

一文读懂高速互联的阻抗及反射(下)

通过前面系列文章的分析,相信读者对信号反射发生的机理,以及反射对信号的影响都有了一定的认识。通常来讲,反射都是电路设计时不希望看到的,我们该如何在设计中减小信号的反射呢?接下来针对该问题加以论述。

什么情况下需要关注传输线的反射
通常来讲,只要信号感受到的阻抗发生变化,就必然有反射发生,而在真实世界中设计一个绝对没有反射的互联几乎是没可能的。阻抗匹配是减小反射最重要的手段,但是使阻抗不匹配的方式却以千差万别的方式出现,大概可以归纳为以下几类:

传输线的两端;
器件的封装引线(bond wire)及引脚;
信号换层时的过孔;
走线的拐角;
不可避免的短桩线及走线分支;
测试点和器件的焊盘;
参考层的跨分割间隙;
不同网络走线的交叉区域。
以上的种种,都能造成传输路径阻抗的突变。阻抗突变引起信号失真的程度由两方面的因素决定:信号的上升沿时间和阻抗突变程度的大小。

信号的上升沿时间与信号反射有何关系呢?答案是其与传输线的长度(决定了信号的传播时延)决定了何时需要做阻抗匹配。考虑一种最简单的传输线电路模型,其由近端驱动器,可控阻抗的互联以及远端的接收器构成,互联与驱动器和接收器之间不做任何的阻抗匹配设计。电路结构如下图所示:

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传输线互联模型
该电路的驱动器的电平为 3.3V,信号上升时间为 0.9nS,与大多数高速数字器件的水平相当。通过仿真,我们观察下在没有任何匹配的情况下,近端和远端反射的情况。通过设置电路中 TL1 的长度从 0.1inch 到 1inch 的范围,线性的分为 5 个步长,执行扫描分析。下图为仿真结果,其中虚线为近端(发送端)结果,实线为远端(接收端)结果。

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不同长度传输线的反射振铃
可见,信号在高阻抗的远端和低阻抗的近端之间发生着往返的反射,从而在远端和近端都发生了振铃问题。在没有任何匹配的情况下,远端反射随着传输线长度的增长,反射振铃愈加严重。另一方面,当传输线的长度足够短时(比如图中黄色波形对应的 0.1inch=2.54mm),反射造成的振铃问题也比较轻微,如果传输线足够短,传输时延足够小,那么反射波形可能会被还在上升或者下降过程中的信号边沿所掩盖,这可能不会造成系统的功能问题。

一般来讲,反射电压的噪声不超过信号摆幅的 10%,就不太会造成信号完整性问题,当然有时候要求可能会更高,这就需要具体问题具体对待了。对于我们的例子,10%对应着 330mV 的噪声幅度,也就是反射叠加后信号最高振幅不超过 3.63V,通过观察仿真结果可知,大概 0.32inch 以下的传输线长度,都能够满足要求。也就是说,对于本例,如果传输线比 0.32inch 短,那么就可以不需要端接设计。

一些文献中提到一些经验法则:当传输线的时延大于信号上升边沿的 20%时,就需要考虑反射带来的振铃问题。按此法则,在我们的例子中,0.9*0.2=0.18nS,对应的长度为: ,显然,该经验法则在本例来说要求太宽松了,1inch 对应的振铃幅度已经达到 4.2V。经验法则适用的条件和电路中驱动器和接收器的内阻(决定了反射系数)有关,还和具体电路的信号余量要求有关,不能一概而论。对于本例,传输线时延要求已经达到了信号上升边沿的 10%以内。决定电路何时需要做阻抗匹配,最明智的做法,还是做一下信号完整性仿真吧!

在比较老旧的器件和产品中,由于设计和工艺的限制,信号的边沿都不太快,这就使得不需要端接的传输线长度可以很长,比如 10nS 的上升时间,按经验法则可能在 10inch 的长度上不做任何匹配设计都不会存在大问题。但是随着技术的发展,产品形式没有变,互联的长度也没有变,仅仅是新工艺的器件的信号边沿变陡峭了,就无可避免的产生了信号完整性问题。这也是如今信号完整性问题变得如此突出的重要因素。所以,如果你的供应商向你推荐了更新的器件和技术,它们有着更好的价格、交期等等好处,不要高兴的太早,在你更换之前,可能需要慎重评估新器件可能带来的问题。

阻抗匹配的方式
如上所述,有非常多的情况能够造成阻抗突变,那么,针对阻抗突变需要如何解决呢?具体来说,不同的突变形式,我们需要做对应的阻抗匹配设计。

传输线作为互联,总是有起始和终止的,针对传输线的两端带来的突变问题,一般需要人为的加上额外的器件来实现阻抗匹配。下面我们以点到点互联为例,来讨论如何解决传输线起始和终止带来的阻抗突变问题。

上面我们已经交代了,振铃是由于信号在低阻抗的驱动器和高阻抗的接收器之间发生来回多次的反射而造成的,因此,如果能至少在某一端消除或减少信号反射,振铃就可以得到有效的控制。这种通过添加一些器件来减小信号反射的方法,我们称之为端接。针对点到点拓扑,一般有五种方案可以实现该目的,分别是:源端串联端接,终端并联端接,终端戴维南端接,终端 RC 端接和终端肖特基二极管钳位。接下来我们结合仿真,来具体分析这些端接手段。

源端串联端接
源端串联端接,顾名思义,就是在靠近驱动器芯片的源端加上串联元件,一般都是采用串联电阻的形式,使得该串联电阻与芯片驱动器的内阻之和尽量与传输线的特性阻抗保持一致,这样就实现了在驱动器端与传输线阻抗匹配的目的。实现方式如下图所示:

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串联端接电路
如此一来,当信号通过驱动器和串联电阻到达传输线时,由于分压作用,到达传输线左端的电压仅 3.3/2=1.65V。乍一看感觉不妥。其实不然,回想下系列文章的中篇中有关反弹图的论述章节,当信号到达传输线右端时,遇到了高阻抗的接收器,此时将发生反射系数为 1 的全反射,反射电压为 1.65V,远端的总电压为入射电压与反射电压之和,即通过反射作用,电压又达到了源端的 3.3V 振幅。1.65V 的反射电压继续往左传输,当到达最左端时,信号看到的阻抗是驱动器内阻和匹配电阻之和,此阻抗与传输线阻抗一致,阻抗匹配良好,因此信号在这里不会再次反射,而是被匹配电阻和驱动器内阻完全吸收。

下图仿真结果对比了匹配电阻为 0(黄色)和 40.2(蓝色)时近端和远端的电压波形,可以看到,当匹配电阻为 40.2 时,信号链路实现了良好的匹配,远端接收到 3.3V 没有振铃的完整信号。

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串联端接结果
串联端接具有实现简单,功耗小的特点,只需要一个电阻 就可以抑制驱动端到负载端的二次反射,不会给驱动器带来额外的负载负担。不过细心的读者可能已经发现,此种方式也带来了一个额外的问题,那就是它会增加信号链路的 RC 时间常数,导致信号的上升时间变缓,这一点从远端的波形对比(黄实线和蓝实线)可以明显看出来,因此这一点在实际使用中需要加以注意。

另一个隐含的问题出现在发送端,从驱动器出发紧接着串联电阻之后,我们测得的电压是信号初始电压的一半,这里的电压直到反射波到达时,才能达到输出信号的幅度。而反射波回来的时间是传输线的往返时间,也就是说,在往返时间之前,这里的电压都是信号电压的一半。相对于信号的上升时间,传输线的时延越长,那么这个中间电压持续的时间也就越长,这里将形成电压台阶。同样,我们通过仿真对比传输线长度分别为 1、3、5inch 时电阻处波形,仿真结果见下图:

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串联端接结果
可见,传输线越长,电阻处出现的台阶电压的持续时间也就越长。这会有什么问题呢?一般,只要在中间部分没有别的接收器去接收这个电压信号,就不会有问题。但如果有其它器件接在了这些位置,台阶电压就会造成电路的误动作,从而导致错误。一种典型的情况是菊花链拓扑结构,该拓扑中的接收器都是通过短传输线并联到总传输线上的,那么距离驱动器比较近的接收器在某些情况下就会感受到这个中间台阶,从而出现错误。因此,一定要理解,串联端接的方式是不适合菊花链这种多负载拓扑结构的端接应用的。

终端并联端接
终端并联端接是指在接收器的末端,并联一个与传输线特性阻抗一致的电阻到地或者参考电源上。通常,由于接收器都是高阻抗的,因此接收器和并联端接电阻的并联结果依然接近传输线特性阻抗,这样一来,由于终端的阻抗和传输线是匹配的,因此信号到达终端时将不会发生反射,信号将被接收器和终端并联匹配电阻完全吸收。通过分析可以看到,这种方式下信号一次反射都没有发生,在信号能量反射回源端之前在负载端消除反射,也就是说并联端接消除的是终端的一次反射。其基本结构如下图所示:

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并联端接电路
下图是并联端接电路的仿真结果,可以看到,相比于匹配不良的情况(黄色),匹配良好(蓝色)的远端接收端也接收到了良好的波形。

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并联端接电路
和串联匹配一样,并联匹配也有其固有的问题和适用范围。首先,并联匹配的优点同样很明显,电路结构简单,只需要一个电阻上拉到电源或下拉到地即可。不过这个优点也不总是成立,比如在 DDR 系统中,所有信号都要求良好的端接,这个时候,电阻数量众多,布线难度是很大的,而且并联端接器件在高低电平切换的时候,端接电阻会有额外的功耗,特别是 DDR 系统中,端接电阻带来的峰值电流和峰值功耗相当可观。例如 DDR3 系统工作在 1.5V 逻辑,则 50ohm 系统中瞬间电流为 30mA,在 cmd/addr/ctrl 都增加端接电阻的情况下(data 信号具备片内端接),瞬间电流将达到 700mA 左右的水平,这种情况下如果需要端接,还是建议使用专门提供端接电源的芯片,比如 TI 的 TPS51200。另外,由于是终端匹配,所以整个互联上各处的电压是一致的,这样整个互联上就可以驱动多个负载,而不会存在像串联匹配一样的中间电平问题。最后,我们观察仿真结果发现,并联匹配良好的波形,虽然几乎没有反射发生,但是接收端和发送端的信号波形幅度都没有达到驱动器输出的 3.3V。我想读者肯定已经想到了原因,由于设计中端接电阻一端接地,所以驱动器的内阻和传输线的特性阻抗同样发生了分压的作用。导致到达传输线的输出电压实际只有 3V;如果我们把端接电阻端接到电源,那么相应的也会出现信号在低电平时最低电压不为 0V 的问题。也就是说并联端接会带来使高电平变低或者使低电平升高的问题,需要小心处理匹配电阻的阻值,以防出现逻辑错误。

终端 AC 并联端接
这种端接方式可以认为是并联端接的一种变形形式,有些地方又叫作 RC 端接,其实就是在并联端接的基础上增加了一个电容,电容一般采用 1nF-100nF 左右的多层陶瓷电容。直观上看,由于电容通高频阻低频的特点,因此并联端接电阻不是驱动器的直流负载,故这种端接方式无任何直流功耗,交流功耗也相对较小。另一方面,由于电容的通交流特性,因此该端接方式不太适合于非周期信号(会有信号波形畸变的问题),此端接电路主要用于时钟电路的端接。以下是该端接方式的电路图:

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AC并联端接电路
同样的,我们观察一下上述电路的仿真结果。可见该电路的结果与并联端接是一致的。

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AC并联端接仿真
戴维南端接(Thevenin)有些地方也叫分压器型端接或者上拉-下拉端接,它采用上拉电阻 R2 和下拉电阻 R1 构成端接电路,通过 R1 和 R2 吸收反射。我们知道,电源和地在交流上等效为短路,因此 R1 和 R2 在交流上等效为并联关系,因此阻值上要求 R1 和 R2 的并联值要等于传输线的特性阻抗。除了满足特性阻抗要求,在 R1 和 R2 的选择上,还需要根据驱动器的高电平内阻和低电平内阻来确定合适的搭配,通过改变 R1 和 R2 搭配,以满足接收端对信号高电平和低电平的最终要求。这也体现了戴维南端接方式设计的灵活性。此端接通常是为了获得最快的电路性能和驱动分布负载而采用的。优点是可以降低对源端器件驱动能力的要求,缺点就是在逻辑高和逻辑低状态下,都有直流功耗,所以该端接方式功耗较大,同时所用器件较多,容易造成 PCB 布线紧张。以下是该端接方式的电路图:
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戴维南端接电路
戴维南端接匹配电路的仿真结果如下图。Result 组的仿真结果采用了 73、110 的组合(Terminator Wizard 的推荐值),而 Result_2 组的仿真结果采用了 100、100 的组合,可见,二者在高电平上的确具有一定的差异。综合来看,戴维南端接具有最好的灵活性,可以获得较好的信号完整性结果。

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戴维南端接仿真
终端肖特基二极管钳位严格意义上来讲,这种电路不算作一种端接方式,因为它并没有通过某种方式减小阻抗突变,也没有降低反射,这种方式只是利用了二极管的钳位特性,这种端接方式通常应用在芯片内部。很多器件都自带有输入保护二极管,通过二极管的钳位作用,能有效减小信号过冲和下冲,但由于实际上该电路并没有做任何的匹配设计,因此阻抗不匹配的问题依然存在,它并不能消除反射,同时二极管的开关速度会限制响应时间,所以较高速系统的设计比较困难,未必能达到满意的效果。以下是该电路的示意图:
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终端肖特基二极管钳位
其他形式的阻抗突变及处理对策
以上我们详细讨论了传输线的端接方案,除了传输线端点的突变外,还有很多其他类型的突变需要处理,不过本文主要聚焦在高速互联,也就是传输线的阻抗分析上,其他相关因素我们在此仅做概括性和总结性的论述,详细的分析会在后续文章中展开。

器件的封装引线(bond wire)及引脚/焊盘
任何器件都需要和外部发生电器互联,因此必须要采用封装引线。不过,在高速电路中,封装引线由于很难做阻抗控制,但其分布参数又对信号的质量有至关重要的影响,因此从芯片设计时就必须要对引线的影响加以考虑。一般不同类型的封装具有不同的 SI 性能,比如,我们几乎见不到某个高速芯片采用 DIP 封装,因为这种古老封装的 SI 性能实在差强人意。高速芯片会采用更加高级的封装形式,比如 QFN、BGA 等封装形式;特别高速的信号可能会在片上做相应的匹配设计和互联,比如 intel 的 EMIB(Embedded Multi-Die Interconnect Bridge)技术和 Foveros 3D 封装技术。总之这部分在某种程度是由芯片设计保证的,使用者只需按照芯片的要求实现设计即可。

信号换层时的过孔
过孔也是高速互联中制约信号质量的一个关键因素。过孔主要从两个方面影响着电路的性能。首先,过孔的焊盘和过孔内壁会和过孔经过的的不同平面之间形成额外的分布电容,这些分布电容的大小和过孔的焊盘尺寸、过孔孔径、板厚以及过孔到各层的电气间隙有直接的关系,其电容量一般在 0.1pF 到 1pF 不等,根据经验,过孔单位长度的分布电容约为 。由于分布电容的存在,过孔处的特性阻抗一般会比正常值小。此外,这个分布电容还会导致额外的信号时延;其次,对于多层互联的 PCB,不合理的布线策略会在过孔处产生额外的桩线,这些桩线类似于一条没有端接的分支,例如,常规1.6mm的板厚顶层到底层的过孔长度就相当于1.6mm(63mil)的分支,此分支势必造成信号的反射。过孔的桩线可以通过背钻工艺来去除,如下图所示,通过背面的背钻孔将这个多余的桩线(业内叫STUB)从反面钻掉(二次钻),通过背钻工艺可以将stub减小到大概50-150um。

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不过,背钻工艺显著增加了PCB的加工复杂度,这会使PCB的加工成本显著增高。通常来讲,还是优先选择通过良好的叠层设计来达到理想的性能。

走线的拐角
拐角对 PCB 走线来说再常见不过了,我们都知道走线不可以走小于 90° 的锐角。拐角走线影响信号的主要因素是拐角处走线宽度的变化,走线宽度变宽,这里就产生了额外的电容,因此可以认为是一个容性突变,一样的,这个容性突变也会导致阻抗变低、传输线时延增大。这里也有一个经验数据: 传输线上一个 90° 拐角的电容量(fF)约为走线宽度(mil)的两倍。减小走线拐角对阻抗影响的方式主要有:1、在相同特性阻抗下,减小走线的线宽,这样可以减小额外的电容增加;2、尽量走大角度的拐角走线,不要走直角甚至是锐角;3、使用弧线代替拐角走线。

不可避免的短桩线及走线分支
此问题通常出现在非点到点的走线拓扑中,连接到总线上各个接收器的分支走线带来了额外的桩线,这些桩线造成了额外的信号反射,反射又叠加在总线上,从而影响 SI 性能。解决该类问题的方案只有优化布局布线和拓扑结构,使分支短线尽量的短。还有一些文献表明改变分支短线的阻抗,也可以一定程度上调整信号的反射量,对于此,最好的办法还是通过仿真手段提前分析一下拓扑和分支,来获得正确的优化方向。

参考层的跨分割间隙
首先需要说明的是,尽量不要使传输线的参考层出现缝隙,或者跨越不同的参考层,这类问题统称为跨分割。由于参考层的改变,线路的特性阻抗也会随之改变,反射也就不可避免的发生了,从而出现 SI 问题;另外,跨分割还会导致信号的回流路径环路增大,从而产生烦人的 EMI 问题。如果迫不得已必须处理跨分割问题,那么比较有效的手段是在跨分割区域就近对被分割的参考层增加缝补电容,通过缝补电容来提供额外的信号回流路径,从而修复跨分割问题。下图中绿圈内的器件就是缝补电容,此电容为信号线提供了额外的信号回流路径。

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缝补电容
总结
本文是“高速互联的阻抗及反射”系列的完结篇。通过前后三篇文章,总计约13000字,作者采用理论与仿真相结合的方式,详细说明了什么是互联的特性阻抗,阻抗是如何影响传输线上的信号传输的,为什么信号会发生反射,以及如何处理由于阻抗突变导致的信号反射问题,并详细说明了各种端接方案的特点及适用情况。

同时,由于篇幅问题,还有很多与信号完整性相关的话题未能在本系列文章中得以详细讨论,这些话题对良好的高速互联设计也尤为重要,我们将在以后的系列文章中继续讨论。感谢各位读者的持续关注!

参考文献:信号完整性与电源完整性分析(第二版)

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