XILINX FPGA ISE编译仿真文件名称详解

使用modelsim单独仿真时,如果设计文件中涉及到xilinx的原语或者IP时,需要添加编译生成的仿真库文件。本文介绍一下各个文件的含义。对于高版本的vivado生成的器件,编译完成之后每一个IP核会对应一个文件夹,当时用到某一个IP时只要添加对应的文件夹即可,但对于低版本的vivado和ISE来说,生成的编译库只有几个文件,如下如所示:

1.jpg

本文主要介绍这个文件的含义及作用:

2.jpg

上图详细介绍了各个文件的作用,文件中带后缀_VER的表明是适用于verilog,其他的适用于VHDL。

secureip用于仿真xilinx的复杂元器件,比如pcie等IP。

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