Vital Glitch警告的含义是什么?当我得到它时我应该担心吗?

在布局和布线(PAR)之后的时序仿真期间会生成此类警告。
由于两个或多个输入信号到逻辑门的传播延迟不同,触发警告。
例如,考虑具有输入A,B和输出C的两个输入AND门。到AND门的输入信号通过PLD结构中的不同长度的迹线路由,导致这两个信号之间的不同传播延迟。即使两个输入信号的驱动器同时更新,由于传播延迟差异,AND门输入级的逻辑电平也不会同时更新。 。这些毛刺通常不是时钟同步(RTL)设计的关注点。。如果门的输出直接路由到寄存器的SET / RESET或Clock端口,则会引起错误的SET / RESET或不需要的时钟周期,这可能是一个问题。
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提问于 2018-07-27 13:41:52 +0800

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