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差分时钟从普通IO口输入fpga后不稳定的问题

差分时钟从普通IO口输入fpga后,我用ibufds转成单端信号,再经过bufg,然后用这个时钟驱动计数器计数,用ila看计数结果发现时钟周期不稳定,大家有什么解决的办法吗?需要添加什么约束或者还要加什么原语?

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你的意思是你的差分信号没有走差分管脚进? 频率多少? 如果是这样的话,还是改板吧,不过可以先试试进锁相环看看.

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popomao 头像

评论

时钟的频率是37.5M,我从网上看到说会从非时钟引脚进入bufg的时钟有10ns延迟,我就试了进clocking的IP核添加了相位移动,比之前效果好一些,但是仍然有问题。另外需要补充一点,这对差分时钟是作为数据的帧时钟,还有一对差分时钟作为数据的比特时钟,这样两对时钟信号之前需要有约束吗?

ibelieve 头像ibelieve ( 2021-04-15 19:29:41 +0800 )编辑
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