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FPGA 同步复位为什么不会产生亚稳态

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如图所示的同步复位电路,如果在clk上升沿到来的时候,rst_n也刚好释放,传到触发器D端的数据不满足建立和保存时间,不会产生亚稳态吗,我看资料都是写的同步复位没有亚稳态问题。

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夏小举 头像
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  1. 同步复位一样会出现亚稳态,只是概率会几乎接近于零,也好出现亚稳态的时间需要长达百年,简单理解由于是在时钟边沿数据才改变降低了概率。实际上任何数字电路都会发生亚稳态,只是如何尽量将其概率降低,这涉及到一个概念叫MTBF,自己上网查一下。
  2. 你说的这种情况是肯定会出现亚稳态,这种情况下时序不是不满足的,只是通常认为RST的变化不会那么快,比如RST是外部的开关什么产生的,或者是由内部的同频或更低频产生,如果RST的变化是时钟频率的几分之一,那说明你的时钟频率选的不对。
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stephen2017 头像
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已提问: 2020-08-15 16:52:57 +0800

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最后更新: Aug 16