0

FPGA如何产生相位延迟为0.5ns的两个脉冲?

如题,我不知道使用pll能不能达到这个需求,直接产生1GHz时钟是不太可能,求解答

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除
Jerryshao 头像
想向站长提问,微信扫码立刻加入! shawn的FPGA圈.png
0

PLL移相应该是可以,如果以PLL输出100m 10ns为例,PLL需要支持移相18度,以200M,5ns为例,移相36度,关键是你的逻辑能跑多少,如果输出到管脚再用一下ODDR,这样PLL时钟可以降一半,逻辑主频要求也能降一半。

编辑 标为违禁 删除 链接 更多选项...
liximomo 头像
登录/注册后进行回答