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请教给位大佬,怎么实现两个数据信号的优先级控制

本人是新手,最近在和老师做一个有关FPGA的项目,用的是正点原子的板子,Quartus||的开发环境,目前遇到困难,就是有两个信号uart_en_1和uart_en_2,两个信号基本同时发出,想实现让模块先响应uart_en_1后,再响应uart_en_2。

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if else就可以了吧

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看看RTL综合工具的描述就知道了。

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已提问: 2019-09-12 22:22:48 +0800

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最后更新: Sep 16 '19