0

DDR3 layout-ECP3

在看DDR3 layout规则的时候

https://hifpga.com/%E9%97%AE%E9%A2%98/835/lattice%E8%8E%B1%E8%BF%AA%E6%80%9Dddrddr2ddr3%E5%88%86%E7%AB%8B%E5%AD%98%E5%82%A8%E5%99%A8%E8%AE%BE%E8%AE%A1%E8%A7%84%E5%88%9920170801%E6%9B%B4%E6%96%B0/

里面每个DQS组内的DQ、DM之间的布线长度差异最大为±50mil。
那组与组之间有无要求?支持和不支持write leveling的时候,等长应该怎么操作?

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除
oauming 头像
想向站长提问,微信扫码立刻加入! shawn的FPGA圈.png
1
  答案登陆可见 做站不容易,小伙伴支持一下我们吧!
编辑 标为违禁 删除 链接 更多选项...
ganh 头像
登录/注册后进行回答

提问工具

1 follower

统计

已提问: 2019-09-06 11:49:45 +0800

已查看: 29 次

最后更新: Sep 10 '19