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signaltap调试问题

使用FPGA芯片做多光栅尺读数,自制PCB板,Verilog程序写好编译成功,使用signaltap调试,部分程序RTL连接图如图1,在头文件中把其中一个线的声明注释掉就可以在可以在signaltap中出现输入波形(图二)。。。。不注释掉就没有输入波形(如图三),输出情况相同但是因为头文件里一个线有没有注释掉就影响了输入的波形,而且仅仅是受这条代码影响,百思不得其解。。。。。应该不是硬件问题,望大神解答!
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图一:部分RTL图以及被迫注释掉的线
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图二:头文件中把其中一条线注释掉之后能正常读入波形.png
图二:头文件中把其中一条线注释掉之后能正常读入波形
图三b.png

图三:不注释掉就读不入波形.png
图三:不注释掉就读不入波形

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1、I_SLO_Z是输入信号,不会存在影响。
2、如果你那条线没有用,就去掉呗。

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xi_gua 头像

评论

我一开始也像你那样想的。。。但是的的确确加了那条线就没有输入信号了。。。我也想不通为什么,去掉那条线后面的模块没有输入的不能去掉。。无助

lili 头像lili ( 2019-08-26 14:31:17 +0800 )编辑
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你代码不全,我猜测一种可能,你的I_SLO_Z和distance描述的逻辑相同,当distance没注释掉时,I_SLO_Z被优化掉了,所以signaltap看不到。
解决方法:用keep=true约束I_SLO_Z试试看。

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zjr37 头像
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