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在不知道原时钟频率情况下,PLL后出来的时钟是无效的吗?

请教个问题,例如一个时钟clk,不知道它的频率。使用PLL,将输出时钟大小写为100MHz,输出时钟为25MHz。最后测量输出时钟为500KHz。最后测量出的时钟应该是随机的吧?应该和输入时钟没关系吧?1557215713(1).png
如图,实测输出为590KHz。这个测试出来的时钟是不是有问题的?
谢谢!

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shawn 头像

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是你所理解这样的。刚才试了一下,基本上按照设置的比例输出。如上图,假如输入的是80M,输出就是20M。不过不能确保频率再高会不会出现失锁之类的。

sub 头像sub ( 2019-05-07 17:32:25 +0800 )编辑
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这句话是什么意思,没看懂你在问什么

将输出时钟大小写为100MHz,输出时钟为25MHz。最后测量输出时钟为500KHz。

锁相环在锁定的情况下输出的时钟肯定是固定的,而且是跟输入成比例的,要不然就不叫PLL。

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popomao 头像

评论

我意思是未知输入时钟频率,能否将这个始终pll处理。输入的频率数值应该是接近的。

sub 头像sub ( 2019-05-07 16:04:22 +0800 )编辑
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