为什么LatticeECP3 Versa开发套件的外围组件互连(PCIe)分散收集直接内存访问(SGDMA)演示设计在使用独立的Synplify Pro编译时会出错?

当在Synplify Pro中编译PCIe SGDMA演示设计文件时,Synplify Pro编译器将变量“int”视为System Verilog数据类型。

Synplify Pro的默认设置是出错的原因。

可以通过转到“Implementation Options”并取消选中System Verilog选项来禁用此默认设置。
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提问于 2018-07-27 12:19:52 +0800

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