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LATTICE FPGA 时序约束问题请教

各位前辈,请教个问题:
我有一根 27M 时钟下产生的信号, 想同步到 117M时钟下使用,但是时序检查老是过不去,setup时间不够,请问有什么优化方法没?

我的做法,先用 clka (27M时钟) 把待同步的信号线dt打一拍,输出dt_a,然后用 clkb (117M时钟) 把dt_a打两拍。
但是clkb再对dt_a打第一拍的时候,时序报告就显示setup时间不够了

dt是单BIT的

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popomao 头像
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  答案登陆可见 做站不容易,小伙伴支持一下我们吧!
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ipqsn 头像
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功能是正确的,可不用管它。如果不要抱WARNING,可让两个时钟约束成异步,问题解决

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bless_l 头像

评论

请问一下lattice的异步约束语法是什么?

Randal 头像Randal ( 2018-10-24 09:15:47 +0800 )编辑

BLOCK指令,翻下help文档看看

ipqsn 头像ipqsn ( 2018-10-24 09:19:00 +0800 )编辑
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