FPGA上电触发器的输出状态是什么?我的设计寄存器的复位引脚既不绑定到GSR,也不连接LSR。

即使在RTL中不使用GSR/LSR,GSR总是在比特流下载期间使用,以重置触发器直到下载完成时的点。
因此寄存器的Q输出状态在PUPUP上为0。这假设寄存器的时钟输入处于稳态逻辑低电平。
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-27 12:04:32 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它