为什么来自DQS缓冲器的90度相移时钟输入无法对DDR数据进行采样?

它可能与DQS缓冲器的READ引脚的时序有关。

如果使用DQS缓冲器,则DQS缓冲器的READ信号的下降沿应置于DQS信号的前同步码级内。

对于通用DDR,DQS信号的前同步级处于时钟输入的低电压电平(即DQS输入)。因此,通过使用PGROUP或COMP优先级来调整READ信号的相位以将其定位在某处,以确保其下降沿位于连接到DQS输入的输入时钟的低电压电平范围内。 此外,建议将带有DLL和/或PLL的通用DDR的边沿时钟用于90度移位。

LatticeECP3器件的左侧或右侧有两个边沿时钟。。因此,在FPGA器件中总共支持四个具有不同时钟的DDR总线。。如果需要更多的DDR总线,当输入数据和输入时钟相位对齐时,我们必须使用DQS缓冲器来移位90度的输入时钟。 。请参阅 。TN1180 。有关高速DDR I / O接口的详细信息。
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提问于 2018-07-27 11:52:41 +0800

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