为什么当我迁移到格式化PCI Express IP的最新版本时,TXPLL不再锁定在我的PCIE设计中?

格式化PCI Express IP的版本5.2包括使用复位序列(而不是4ms复位定时器)的更新,要求从SerDes的参考时钟被启用到织物。您可能使用一个较早版本的.txt文件,它不能启用参考时钟,因此PCS/PCIE核心被卡在复位中。请参阅下面的步骤来纠正问题。

比特流生成

  • 复制最新版本的.txt(从生成的核心目录)到您的菱形钻石项目目录
  • 重新运行BITGEN以重新生成比特流。无需重新设计/重新放置和路由设计。

用于仿真

  • 复制最新版本的.txt(从生成的核心目录)到您的菱形钻石项目目录
  • 再运行仿真
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提问于 2018-07-27 11:46:55 +0800

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