输出使能信号可以用于LatticeECP3器件上的7:1 LVDS(低压差分信号)设计吗?

对于7:1 LVDS设计,它通常用于单向视频数据传输。

在莱迪思的相关参考设计 - RD1030 /等中,数据通过输出缓冲器(OB)原语驱动到LVDS输出焊盘 要临时关闭LVDS输出以节省功耗,请将“OB”原语替换为带有三态(OBZ)原语的输出缓冲区。 “OBZ”原语的详细信息可以在FPGA库参考指南中找到

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为了实现输出控制功能,需要对源代码进行修改。

以下是需要进行更改的示例:

对于Verilog版本的RD1030,需要在“tx_oddr_x2_mod.v”中进行修改:

更换 “OB buf_Q0_out_inst(.I(buf_Q0),. O(Q [0]));”

OBZ buf_Q0_out_inst(.I(buf_Q0),. T(tri_state),. O(Q [0]));

”。 。在这里,当你想将三态驱动到7:1 LVDS输出焊盘时,你可以将“1”驱动到“tri_state”。 。对于RDDL30的VHDL版本,需要在“tx_oddr_x2_mod.vhd”中进行类似的修改。
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提问于 2018-07-27 11:46:47 +0800

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