xilinx FPGA 中如何将一个1-4MHZ的频率进行倍频?
请教一下大家,我需要将一个输入频率为1-4MHZ的时钟,倍频4倍呢,即输出频率随输入频率在4~16M的范围内变化。
可是PLL的XILINX 的IP核需要填上输出时钟,那输出频率不是被固定死了吗?
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已提问: 2017-09-23 08:08:14 +0800
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最后更新: Sep 26 '17
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