什么是时序仿真和什么样的文件晶格钻石设计产生，以方便时序仿真。

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时序仿真（与功能模拟或静态时序分析不同）是对设备实际下载设计的最接近的仿真。一个先进的功能仿真，只需要RTL代码来验证行为，时序仿真考虑了器件的所有门延迟，并帮助设计者模拟数字设计的最接近动态行为。

因为一个完整电路的总延迟取决于一个信号所看到的门的数量以及门是如何被放置和路由的，所以你只有在完成设计后才能执行时序仿真。

通常，为了执行时序仿真，您需要两个文件，这些网格设计软件将在实现后生成：

1。SDF
这是标准延迟格式文件，它包含所有的门延迟值，用来注释定时值。

2。*Vo/*.VHO文件
这是用于物理网表建模的HDL文件（Verilog／VHDL）。

您可以使用与功能仿真相同的测试台。γ

有了这些文件，就可以像平常一样编译它们之后模拟设计。