设置跟踪和触发信号时,我们必须注意哪些限制?

在VHDL/Verilog语言中,有一些特征是有效的,但在显示中不支持。
1。未连接到实例化组件实例的未声明的电线在分层设计树中没有显示,如果要跟踪或触发它们,则必须显式声明它们。
2。语句中使用的变量,如“如果否则”或“情况”不可用于跟踪和触发。
三。作为硬路由而不是路由结构实现的信号不能用于跟踪和触发,许多硬路由可以通过设计树来过滤,但有些不是。如果选择一个用于跟踪或触发的信号,该信号被实现为硬路由,则在合成、映射或PAR期间,将产生错误消息。
4。注意用户定义的枚举类型、整数类型或布尔类型,其中一些可能不能用于跟踪和触发。
5、在“生成”语句中使用的信号不可用于跟踪和触发。
6。如果在数组声明中使用函数调用,则数组的实际大小未知。
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-27 11:39:30 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它