我可以将双链路7：1 LVDS引脚锁定在LatticeECP3-17EA器件的左侧和右侧吗？

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是。

莱迪思建议在LatticeECP3器件的左侧或右侧放置7：1 LVDS RX或TX引脚。

如果它们被锁定在两侧，则边缘时钟应通过专用路由资源到达两侧。

LatticeECP3 EA（非LatticeECP3 E）器件支持“USE EDGE2EDGE”首选项，该选项使时钟能够使用3路（左/右/顶部）桥接器路由到多边沿时钟。。桥位于设备的左侧。。因此时钟源必须来自左侧PLL / GDLL的输入/输出或主时钟输入。 。对于7：1 LVDS设计，应使用左侧PLL CLKOS来生成边沿时钟。。并且首选项USE EDGE2EDGE net“CLKOS”需要添加到.lpf文件中。。然后边沿时钟将使用专用路由到设备左侧和右侧的RX / TX I / O.