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LATTICE DDR3 控制器的地址构成(映射)是怎样的?

最近在用LATTICE FPGA的DDR3控制器,移植了之前XILINX的代码,设计中用DDR3 MEMORY的BANK0和BANK1做乒乓操作,结果发现数据没有成功写入指定的BANK,XILINIX的地址构成是{BANK号,行,列},LATTICE的控制器好像不是这样,不清楚它的地址该是怎么构成的?

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