How does the output register and read enable (RDEN) signal affect Dual Clock FIFO (FIFO_DC)?

莱迪思开发软件中的IPexpress工具允许用户使用嵌入式块Ram(EBR)或分布式存储器生成FIFO_DC。

在生成FIFO_DC模块期间,可以选择使用输出寄存器,和/或使用RDEN来控制输出寄存器。

  • 这些选项会影响READ操作期间FIFO输出的数据可用性时序。
  • 有3种情况有和没有使用这些选项:
  • 在不使用输出寄存器的情况下,数据将在RDEN激活的时钟边沿(RDEN变为高电平)之后立即可用。

这意味着在存储器的Tco(时钟到输出时间)之后可以获得数据。

使用输出寄存器,数据将比RDEN激活的时钟边沿晚一个时钟周期可用。。换句话说,与方案#1相比,数据在1个时钟周期后可用,方案#1是激活RDEN之后的第二个时钟边沿。 。使用输出寄存器并使用RDEN控制输出寄存器,如果RDEN在第2个时钟沿期间仍处于活动状态,则数据将与方案#2同时可用。。这是因为输出寄存器由RDEN控制,它需要RDEN才能激活数据时钟。 。该说明中引用的时钟是FIFO_DC的Rd_Clock。
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提问于 2018-07-27 11:34:05 +0800

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