为什么寄存器的时钟速率比预期的更快?

仿真和硬件显示,寄存器在设计中使用快速时钟计时,而它们应该由慢速时钟计时。

当用于寄存器的慢速时钟由快速时钟产生时,通常会发生这种情况。

默认情况下,综合工具将生成的时钟(慢速时钟)转换为寄存器的时钟使能,并使用原始时钟(快速时钟)为寄存器提供时钟。

  1. 大多数情况下,当慢速时钟直接来自快速时钟时,它运行良好并保留了设计的功能。
  2. 当慢时钟由快速时钟之外的其他信号控制时,它可能引起问题,并且这些信号不由快速时钟计时。
  3. 用户可以选择停止综合工具,将生成的时钟转换为时钟使能。
  4. 按照以下步骤禁用ispLEVER Project Navigator GUI中的功能:
突出显示源文件 。在右侧,您将看到Synplify Synthesis Verilog File,突出显示它并右键单击它,您将看到Properties。 。单击“属性”,然后向下滚动到“固定生成的时钟”。。输入0以替换默认值3以禁用此功能 。重新运行合成和整个软件流程,以查看设计行为的变化
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提问于 2018-07-27 11:32:48 +0800

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